タイミングクリーンなネットリストを製造可能なシリコンへ
バックエンドIC設計は、合成済みネットリストを、ファウンドリで製造可能なGDSIIレイアウトへと変換する物理実装フローを範囲とします。フロアプランニング、電源プランニング、配置配線、クロックツリー合成、DFT挿入、ならびにタイミング・電力・エレクトロマイグレーション・IRドロップ・DRC・LVS・アンテナルールに対するテープアウト前の全サインオフを含みます。
弊社チームは、お客様提供のネットリスト・ライブラリ・制約に基づき、成熟ノードから先端ノードまでのデジタルおよびミックスドシグナルSoCに対して物理設計を実行いたします。メソドロジーはターゲットファウンドリに整合させ、TSMC、GlobalFoundries、SMIC、UMC、Samsung Foundry、Tower SemiconductorのPDKに対応いたします。実行はお客様指定のツールスタック上で行います。成果物はファウンドリ受入準備済みのGDSIIまたはOASISレイアウト、サインオフレポート、フィル構造、ESDおよびラッチアップレビューノート、文書化されたテープアウトチェックリストです。
主要な 能力
私たちの アプローチ
ファウンドリ整合メソドロジー
ファウンドリのルールデック、PDKバージョン、サインオフコーナー、設計イネーブルメントキットが実装フローを規定します。その逆ではありません。弊社エンジニアは初日からお客様が選定されたファウンドリキット上で作業し、当該ファウンドリ推奨のSTAデレート手法、EM/IRサインオフ基準、DRC/LVSウェイバ運用に従い、逸脱は明示的に文書化いたします。プロセスシュリンクやファウンドリ変更を計画される場合も同じ規律で対応し、移植性を前提とせず新キット上でサインオフを再実行いたします。
PPA最適化の規律
性能・電力・面積は最終段階での個別最適化ではなく、フロアプラン以降を通じて三位一体で追跡いたします。週次PPAダッシュボードでは、契約上の目標値に対する周波数クロージャマージン、リーク電力、動的電力、面積利用率、ルーティング混雑を報告いたします。有用スキューと電力、密度とEM余裕、ライブラリVt構成とリークといったトレードオフ判断は、具体的数値とともに提示し、フロー内部で暗黙に決定するのではなく、お客様アーキテクトの判断を仰ぎます。
テープアウトリスク管理
プロジェクトキックオフ時にテープアウトリスクレジスタを作成し、毎週お客様と確認いたします。ファウンドリのルールバージョン依存、IP納入マイルストーン、サインオフ収束状況、ECO累積、マスク発注リードタイム、既知の課題と緩和策を一元管理いたします。本番テープアウト前にドライランテープアウトを計画し、GDSII全量生成・サインオフ再実行・ファウンドリデック総ざらいを実施することで、本番では想定外を残さない運用を徹底いたします。これはリスク管理であり、土壇場の英雄的対応ではありません。
私たちの ソリューション
クライアント レビュー
特にWBDのような企業にとって協力する能力は過小評価できません。 PTSOFTの私たちの選択は、いくつかの主要な原則に実際に従う会社のようなものです。私たちは、従業員にとって消費者体験であるものを作成しようとしています。
デイブ・デュバル
CIO、ワーナーブラザーズディスカバリー
