フロントエンドIC設計
SoCおよびASICプロジェクト向けのRTL設計、機能検証、論理合成、STAクロージャを提供します。確かなメソドロジーと明確な責任範囲のもとで実施いたします。
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アーキテクチャ仕様から合成済みネットリストまで
フロントエンドIC設計は、アーキテクチャ仕様を物理実装に渡せる合成済み・タイミングクリーンなネットリストへと変換するデジタルフローです。SystemVerilogまたはVHDLによるRTLコーディング、UVMおよびフォーマル手法を用いた網羅的な検証、MMMCサインオフを伴う論理合成、サインオフ済みSDC制約に基づくスタティックタイミング解析までを範囲とします。
弊社チームは、AMBA AXIベースのサブシステムやメモリコントローラから、RISC-VおよびARMベースのコンピュートクラスタまで、SoC・ASIC・スタンドアロンIPのデジタルブロックを設計・検証します。お客様が定義するメソドロジーとツールスタックに沿って業務を進め、後工程の物理設計チームおよびDVチームが手戻りなく引き継げる成果物をお渡しいたします。アーキテクト、バックエンドチーム、DVリードと緊密に連携し、レビュー時間を短縮するためのドキュメントを整備いたします。
主要な 能力
私たちの アプローチ
まずメソドロジーの整合から
RTLを書き始める前に、お客様のコーディングガイドライン、lintルール、命名規則、バージョン管理ワークフロー、レビューゲートを擦り合わせます。DVチームが特定のテストベンチアーキテクチャでUVMを運用されている場合は、それに従います。JenkinsまたはGitLab上に独自のCIフローとリグレッションダッシュボードをお持ちであれば、弊社エンジニアがそこに参加します。RTL・テストベンチ・スクリプト・レポートのいずれも、貴社内部の成果物と同等の形でレビューを通過することを目標としております。
検証ファーストの姿勢
検証エンジニアはRTLフリーズ後ではなく、プロジェクト初日から参加いたします。検証計画はマイクロアーキテクチャ文書と並行して作成し、カバレッジ目標はテストベンチ実装前に定量化、シミュレーションカバレッジが構造的に弱いブロックにはフォーマルターゲットを選定します。これによりバグ検出を左にシフトさせ、テープアウト前のリグレッションサイクルを短縮し、仕様の各機能をカバレッジポイントまたはフォーマル証明に対応付けたクロージャレポートを作成いたします。サインオフ段階で発見されるバグが最もコスト高であり、その数を抑えることに注力いたします。
予見可能な納品
各マイルストーンには明確なエグジット基準を設け、お客様の承認を得てから次フェーズに進みます。RTLフリーズはlintクリーン、合意したコードカバレッジ閾値の達成、夜間リグレッションのパスを意味します。論理合成サインオフは、文書化されたウェイバ込みでMMMCがクリーンであることを意味します。週次のステータスレポートは文書で提出し、形容詞ではなく、カバレッジ率・オープン中の変更要求・実行時間といった実数値を記載します。マイルストーンに遅延が発生した場合は、その週のうちに具体的な回復計画とともにエスカレーションいたします。
私たちの ソリューション
クライアント レビュー
特にWBDのような企業にとって協力する能力は過小評価できません。 PTSOFTの私たちの選択は、いくつかの主要な原則に実際に従う会社のようなものです。私たちは、従業員にとって消費者体験であるものを作成しようとしています。
デイブ・デュバル
CIO、ワーナーブラザーズディスカバリー
